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速度加倍,东芝与西数公布128层堆叠闪存计划公开

  在2月旧金山举行的国际固态电路会议上,东芝半导体已经展示过128层3D堆栈的NAND Flash芯片。目前开发出的128层512Gb 3D TLC NAND裸片,正是东芝下一代3D NAND技术,被命名为BiCS5,最新技术是BiCS4,是96层3D TLC。日前西部数据和东芝公布了128层闪存的具体规格,单颗容量512Gbit的3D NAND(TLC技术)闪存。最快将在2020年末投产,并于2021年实现量产。据十次方获悉,东芝及其战略盟友西部数据准备推出更高密度128层3D NAND闪存。在东芝的命名法中,该芯片将命名为BiCS-5。

速度加倍,东芝与西数公布128层堆叠闪存计划公开

  有分析师认为,东芝和西部数据即将具有业界最高的NAND Flash密度。


  据介绍,芯片将实现TLC,而不是更新的QLC。这可能是因为NAND闪存制造商仍然对QLC芯片的低产量有担心。该芯片的数据密度为512 Gb,新的128层芯片的容量比96层芯片多33%,可以在2020到2021年实现商业化生产。


  新芯片每单位信道的写入性能从66 MB / s增加到132 MB / s。据报道,或将采用CuA(阵列电路),这是一种设计创新,能节省15%的芯片尺寸。

速度加倍,东芝与西数公布128层堆叠闪存计划公开

  如果沿续此前的命名习惯,这款产品将会被命名为BiCS-5(BiCS-3为64层、BiCS-4为96层),比上一代BiCS-4闪存颗粒多出的32层,将同大小的芯片容量提升1/3,从而降低芯片的制造成本。


  富国银行的资深分析师通过搭建的生产模型的方式,来计算东芝BICS-5的尺寸面积和性能数据。得出假设芯片尺寸为66平方毫米、密度为7.8Gb/平方毫米,西数-东芝只需要85%的面积,就可以完成容量需求,西数-东芝同时也实现了单NAND芯片的最高密度。

速度加倍,东芝与西数公布128层堆叠闪存计划公开

  东芝BICS-5采用的CuA设计,其逻辑电路位于芯片底部,数据层堆叠在上方。与96层BiCS-4相比,BiCS-5可以让模组总体缩小23%。


  与传统的双平面相比,西数和东芝将充分利用四平面带来的优势,允许独立或并行访问,将颗粒性能提升两倍,使芯片吞吐量可达132MB/s,是上代66MB/s的两倍。西数没有使用传统的16KB标准页面访问128层芯片数据,而是使用不受限制的4K页面。所以BiCS-5闪存颗粒能够在1.2Gb/s的IO带宽下运行,读取延迟低至45微秒。


  使用BICS-5技术的3D NAND(TLC颗粒)可以实现512Gbit的容量,采用4bit的QLC芯片,还可进一步将单芯容量提升至682Gb。128层相较于目前最新的96层在层数上再增加30%左右,将具有更大的容量和更低的成本。不过,要128层3D NAND的量产普及,预计在2020年底以后才会实现量产开始普及。更多资讯请扫码关注“十次方商城”微信公众号,或加客服微信:shicifang1,进群分享交流~

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